クリティカルな問題
詳細
イーサネット・インテル® FPGA IP コアに インテル® Stratix® 10 FPGA E タイル・ハード IP を使用している場合、ファイル alt_ehipc3_sl_soft.svのエラーにより TX、RX、および CSR リセットが正しく動作しません。以下の信号は以下のように接続されています。
.soft_tx_rst_in (i_sl_soft_csr_rst)
.soft_rx_rst_in (i_sl_soft_tx_rst)
.soft_csr_rst_in (i_sl_soft_rx_rst)
これはバグとして確認されています。
解決方法
この問題を回避するには、次の方法で信号を使用します。
1. soft_tx rst_inをリセットするには、i_sl_soft_csr_rst
2. soft_rx_rst_inをリセットするには、i_sl_soft_tx_rstを使用します。
3. soft_csr_rst_inをリセットするには、i_sl_soft_rx_rstを使用します。
この問題は、インテル® Quartus® Prime ソフトウェア・バージョン 18.0 update 1 以降修正されています。