記事 ID: 000081974 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/29

エラー: (vsim-3058) Verilog ポート'scaninb' の幅 (1) が VHDL 接続のアレイ長 (8) と一致しません

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II v13.0 でAltera®積加算器を生成すると、このエラーが表示されることがあります。

    解決方法

    この問題は、Quartus® II ソフトウェアのバージョン 14.0 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V GX FPGA

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