記事 ID: 000081957 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/03/15

1G/2.5G/5G/10G マルチレート・イーサネット PHY インテル® FPGA IPコアのrx_digitalreset信号とtx_digitalreset信号が、プラットフォーム・デザイナーでインテル® FPGA IPトランシーバー PHY リセット・コントローラーに接続できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 1G 2.5G 5G 10G マルチレート・イーサネット PHY インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime ソフトウェアの問題により、1G/2.5G/5G/10G マルチレート・イーサネット PHY インテル® FPGA IPには、rx_digitalreset 信号と tx_digitalreset 信号のインターフェイスの誤ったタイプがあるため、プラットフォーム・デザイナーでインテル FPGA IPトランシーバー PHY リセット・コントローラーにこれらの 2 つの信号を接続することはできません。rx_digitalreset および tx_digitalreset シグナルの正しいタイプのインターフェイスは、コンジットがリセットされません。

    解決方法

    Platfrom Designer から rx_digitalreset および tx_digitalreset 信号をエクスポートし、レジスター転送レベル (RTL) で手動で接続します。この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 18.1 以降で修正されています。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    Arria® V FPGA & SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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