記事 ID: 000081567 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

トランシーバーを持つ複数のトリプル・スピード・イーサネットインテル® FPGA IPインスタンスが同じトランシーバーのインテル® FPGA IPのトランシーバーのに収まらないのはなぜですか?

環境

    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

トランシーバーのパワーダウン入力にトランシーバーのクロック・シンクロナイザーが追加され、同じパワーダウン入力ソースによって各 TSE トランシーバー・ブロックのパワーダウン入力がアンドライブされたことが原因です。

 

 

解決方法

以下のパッチは、各 IP TSE トランシーバー・ブロックへの電源を落とす信号が一般的であることを保証するソリューションを提供します。

以下のリンクから、適切な Quartus® II ソフトウェア・バージョン 10.1SP1 パッチ 1.77 をダウンロードします。

注意：

このパッチをインストールする前に、Quartus® II 10.1 SP1 ソフトウェアを以前にインストールしたか、Quartus® II 10.1 SP1 ソフトウェアをインストールしておく必要があります。それ以外の場合、パッチが正しくインストールされず、Quartus® II ソフトウェアが正常に動作しません。

パッチをインストールした後、デザインをコンパイルする前にトリプル・スピード・イーサネット・インテル® FPGA IPを再生成してください。

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