Low Latency 40-100GbE IP コアのロジック実装の問題により、レーンがダウンしている場合、ユーザー・インターフェイスに誤ったパケットが送信されることがあります。
これは、先頭の 8 ビットのヘッダー「FB」のみがプリアンブル比較のために見られているためです (また、64 ビットのヘッダー「FB5555555D5」とは限りません)、次の 56 ビットのヘッダーが正しいか不正かを示す有効な SOP 分割がトリガーされます。
この問題は、インテル® Quartus® Prime 開発ソフトウェアのバージョン 16.0 から修正されています。