記事 ID: 000081245 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

FPGAがリセットされると、JTAG UART が不安定になるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

デバイス全体のリセットを生成するために (Quartus® II ソフトウェアで) FPGA入力のDEV_CLRnピンが割り当てられ、JTAG UART がアクティブな間にFPGAがリセットされると、JTAG UART は不安定になる可能性があります。

この問題を回避するには、JTAG UART を使用したデザインで DEV_CLRn 機能を使用しないでください。 Quartus® II ソフトウェアの デバイス全体のリセットを有効にする (DEV_CLRn) 設定をオフにします。

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