デバイス全体のリセットを生成するために (Quartus® II ソフトウェアで) FPGA入力のDEV_CLRnピンが割り当てられ、JTAG UART がアクティブな間にFPGAがリセットされると、JTAG UART は不安定になる可能性があります。
この問題を回避するには、JTAG UART を使用したデザインで DEV_CLRn 機能を使用しないでください。 Quartus® II ソフトウェアの デバイス全体のリセットを有効にする (DEV_CLRn) 設定をオフにします。
デバイス全体のリセットを生成するために (Quartus® II ソフトウェアで) FPGA入力のDEV_CLRnピンが割り当てられ、JTAG UART がアクティブな間にFPGAがリセットされると、JTAG UART は不安定になる可能性があります。
この問題を回避するには、JTAG UART を使用したデザインで DEV_CLRn 機能を使用しないでください。 Quartus® II ソフトウェアの デバイス全体のリセットを有効にする (DEV_CLRn) 設定をオフにします。
1
本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。
このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。