記事 ID: 000080856 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Stratix® 10 PCIe* Avalon® -MM ハード IP が、スヌープ・ビットが設定されていない着信メモリー読み込み TLP に応答しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 PCIe* Avalon® -MM ブリッジの制限により、スヌープビットが設定されていない着信メモリー読み込み TLP はドロップされ、完了が返されないため、システム障害の原因となる可能性があります。

    解決方法

    この問題を回避するには、スヌープなしビットを インテル® Stratix® 10 PCIe* Avalon® -MM ハード IP に設定しないで、リンクパートナーにメモリー読み取り TLP のみを送信するように制限します。

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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