記事 ID: 000080825 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

低レイテンシー 40-100Gbps イーサネット IP コアが、特定の TX Avalon-ST インターフェイス条件で誤ったパケットをハングアップまたは送信するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 低レイテンシー 40G 100G イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime 開発ソフトウェア v16.0 より前の低レイテンシー 40~ 100Gbps イーサネット IP コア・バージョンは、TX Avalon-ST インターフェイスで以下の条件を正しく処理しません。以下の条件が生じた場合、以前のバージョンの IP コアを使用していたデザインがハングアップしたり、誤ったパケットを送信する場合があります。

    1. TX 有効なパケットは、SOP (Start-of-Packet) と End of-Packet (EOP) の間の有効なパケット内で低くなります (クライアントはマルチサイクル・パケットの送信中に有効な信号をリセットします)
    2. パケットサイズが 9 バイト未満
    3. バック SOP に戻る
    4. EOP に戻る

    Avalon-ST プロトコルではこのような状況が可能ですが、IP コアはそれらのプロトコルをサポートしません。

    誤ったパケットには FCS などのエラーが発生する可能性があります。また、IPG の最小長未満のパケットです。

     
    解決方法

    16.0 以前のバージョンの IP コアでは、これらの条件を回避するためにアプリケーションを変更する必要があります。IP コアハングの問題は、低レイテンシー 40~100Gbps イーサネット IP コア v16.0 以降で修正されました。IP コアはこれらの条件を無効な入力として識別し、エラーとしてフラグします。

    関連製品

    本記事の適用対象: 7 製品

    Stratix® V E FPGA
    Stratix® V GS FPGA
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    インテル® Arria® 10 FPGA & SoC FPGA
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    インテル® Arria® 10 GX FPGA
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