記事 ID: 000080820 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Gen3 モードで構成された PCI Express* 向け Stratix 10 ハード IP が Gen3 に速度を変更する際にリカバリー状態に入るのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Gen3 モードで構成された PCI Express® コア向け Stratix® 10 L タイル・ハード IP は、Gen3 に速度を変更する際に複数のリカバリーサイクルを実行する場合があります。 リカバリーを何度か繰り返した後、リンクは L0 状態で安定します。 Gen3 までの初期リンクは影響を受けません。リカバリーサイクルは、Gen3 への最初のリンク・トレーニング後に後続の速度変更でのみ発生します。

    解決方法

    この問題は L タイルでは修正されていません。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。