記事 ID: 000080820 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/01/03

Gen3 モードで構成された PCI Express の Stratix® 10 FPGA ハード IP が、速度を Gen3 に変更すると、何度もリカバリー状態になるのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Gen3 モードで構成された PCI Express* コア向け Stratix® 10 L タイル・ハード IP は、速度を Gen3 に変更する際に、数回のリカバリーサイクルを経ることがあります。数回の回復サイクルの後、リンクは L0 状態で安定します。Gen3 への初期リンクアップは影響を受けません。リカバリー・サイクルが発生するのは、Gen3 への最初のリンク・トレーニング後の後続の速度変更のみです。

解決方法

この問題は、L タイルでは修正されていません。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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