詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.3 の問題により、構成の異なる PCI Express インスタンス向けの複数のインテル® P タイル・Avalon®・ストリーミングがある場合、PCIe クロックが正しく生成されない可能性があります。この問題は、インテル Agilex® デバイス (P タイル) を対象としたデザインで生じます。IP で生成される SDC ファイルには、クロックパスに一致するワイルドカードが含まれています。これにより、最初の PCIe IP の SDC ファイルのみが正しく読み取られます。
解決方法
この問題を回避するには、添付された SDC ファイルを使用して、<IP インスタンス>/intel_pcie_ptile_ast_310/synth/intel_ptile_pcie.sdc で生成されたものを置き換えます。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 20.4 で修正されています。