記事 ID: 000080758 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

低レイテンシー 40~ 100GbE IP コア VHDL モデルが正しくシミュレートできない

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • シミュレーション
  • イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    低レイテンシー 40 ~ 100GbE IP の VHDL モデルを生成する場合 コアの場合、正しくシミュレートできません。

    解決方法

    この問題を回避する方法はありません。IP コアを生成する必要があります Verilog HDL のばらつき。

    この問題は今後の低レイテンシーで修正される予定です。 40Gbps および 100Gbps イーサネット MAC および PHY MegaCore ファンクション。

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