記事 ID: 000080757 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

667MHz のArria V デバイスを対象としたクオーターレート DDR3 デザインのタイミングが失敗する場合がある

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は DDR3 製品に影響を与えています。

    Arria V デバイスをターゲットにしたクオーターレート DDR3 デザインと実行 667MHz では、アドレスとコマンドのタイミング要件を満たしていない可能性があります。 キャプチャー・パスを読み取ります。

    解決方法

    この問題の回避策は、次の制約を追加することです。 を SDC ファイルに送信します。

    {} { foreach { ck_pin } { set_clock_uncertainty -from [get_clocks ] - [get_clocks ] -add -hold 0.200 }}

    さらに、800MHz スピードグレードのメモリー・コンポーネントを推奨します。

    この問題は今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    Arria® V FPGA & SoC FPGA

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