記事 ID: 000080746 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/05/02

PCI Express 向けAltera ハード IP の 128 ビット Avalon-MM Txs スレーブ・インターフェイスは ByteEnable=0x01 で読み取り / 書き込み要求を処理できますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアのバージョン 13.1 以前の問題により、PCI Express* 向けハード IP の 128 ビット Avalon-MM® Txs スレーブ・インターフェイスは、byteEnable = 0x01、0x03、または 0x7 Avalon-MM インターフェイスで正しい PCI Express TLP パケットを生成できません。

    Avalon-MM ブリッジはバーストカウント = 1 で正しく動作し、次のバイトイネーブル (DW バイトイネーブル)

    16'hF000
    16'h0F00
    16'h00F0
    16'h000F
    16'hFF00
    16'h0FF0
    16'h00FF
    16'hFFF0
    16'h0FFF
    16'hFFFF

    解決方法

    この問題を回避するには、64 ビット Avalon-MM Txs スレーブ・インターフェイスを使用するか、128 ビット Avalon-MM Txs スレーブ・インターフェイスで 0x07 以上 (4 バイト有効に設定) に ByteEnable を設定します。

    現在、この問題を解決する予定はありません。

    関連製品

    本記事の適用対象: 5 製品

    Cyclone® V FPGA & SoC FPGA
    インテル® Cyclone® 10 FPGA
    Stratix® V FPGA
    Arria® V FPGA & SoC FPGA
    インテル® Arria® 10 FPGA & SoC FPGA

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