記事 ID: 000080672 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

「10G/25G ダイナミック・レート・スイッチングを有効にする」オプションが有効で、「RS-FEC を有効にする」無効にした 25G イーサネット・インテル® FPGA IPサンプルデザインが Mentor* ModelSim* シミュレーション中に予期せず停止するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 の 25G イーサネット・インテル® FPGA IPに問題があるため、「10G/25G dynamic 有効にする」のサンプルデザイン
    rate switching (レート切り替え) オプションが有効で、[RS-FEC を有効にする] オプションが無効になっている場合、Mentor* ModelSim* シミュレーター内のシミュレーション中に予期せず停止することがあります。

    Modelsim* 書き起こしは、以下のシミュレーション段階で停止します。
    # 25G モードへの切り替え: 25G リコンフィグレーション開始
    # 25G モードへの切り替え: 25G Reconfig End
    RX アライメントの#Waiting

    解決方法

    この問題の回避策はありません。

    この問題は、prime 開発ソフトウェア・プロ・バージョン 19.1 インテル® Quartus®以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。