記事 ID: 000080664 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

「ステージ数」パラメーターが 2 のパワーの場合、CIC インテル® FPGA IPのout_validとout_dataが 0 で止まるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    CIC インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime* バージョン 18.1 ソフトウェアの CIC インテル® FPGA IPの問題により、「ステージ数」の値が 2 の検出力で「フィルタータイプ」が「ラフィナー」になっている場合、上記の問題が発生する場合があります。

解決方法

この問題の回避策はありません。この問題は、インテル® Quartus® Prime ソフトウェアの今後のバージョンで修正される予定です。

関連製品

本記事の適用対象: 10 製品

Cyclone® IV FPGA
Stratix® V FPGA
インテル® Stratix® 10 FPGA & SoC FPGA
Cyclone® V FPGA & SoC FPGA
インテル® Cyclone® 10 FPGA
インテル® Arria® 10 FPGA & SoC FPGA
Arria® V FPGA & SoC FPGA
Stratix® IV FPGA
Arria® II FPGA
インテル® MAX® 10 FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。