PCI Express* Verilog ファイル用のインテル® Arria® 10/Cyclone® 10 ハード IP で生成されるポート「sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q」が、EDA ネットリストのポート名と異なるのはなぜですか?

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 19.4 以前のバージョンで問題が発生したため、PCI Express* の 10 ハード IP インテル® Arria®/Cyclone® 10 ハード IP で生成された Verilog HDL ファイルと EDA ネットリストが一致しない場合があります。

Verilog HDL ファイル: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q

インストール・フォルダー/quartus/eda/sim_lib/twentynm_hip_atoms.v: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q

この問題を回避するには、ポート名を [sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q] に編集します。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.1 以降修正されています。