インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.1 および 20.2 で問題が発生したため、フィッター段階でこの内部エラーが発生する可能性があります。この問題は、eSRAM インテル® Stratix® 10 FPGA IP を対象としたデザインでのみ発生します。
この問題を回避するには、次の操作を実行します。
1. /esram_1914/synth/_1914_<>.sv を開きます。
2. c0_sd_n_0_reg信号を見つけ、以下のようにaltera_attributeを削除します。
(以前) (* altera_attribute = "-name FORCE_HYPER_REGISTER_FOR_UIB_ESRAM_CORE_REGISTER ON"*) ロジック c0_sd_n_0_reg/* 合成dont_merge */;
(後) ロジックc0_sd_n_0_reg/* 合成dont_merge */;
3. 他のすべての信号に対して同じ変更を繰り返し、c1_sd_n_0_regが他の eSRAM チャネルを使用する場合はc7_sd_n_0_regします。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 20.3 から修正されています。