記事 ID: 000080168 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

一般的な入力を共有していなくても、Stratix IV PLL が結合されるのはなぜですか?

環境

  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 10.1 SP1 以降の問題により、共通ポートを共有するStratix® IV phaseclock_select PLL は、2 つの PLL の残りのポートが一般的でない場合でも、誤って統合されることがあります。

    この問題は、ゲートレベルのシミュレーションおよびハードウェアの機能上の問題につながる可能性があります。

    この問題を回避するには、Quartus® II ソフトウェアが PLL を阻止する自動マージ PLL フィッター設定をオフにします。

    この問題は、Quartus® II ソフトウェアの今後のリリースで解決される予定です。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA

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