導入
UniPHY デザインが 533MHz の DDR3 SDRAM コントローラーが以下の基本基準を満たし、必要なメモリー・インターフェイス構成でインスタンス化されたコンパイル済みデザインの予備分析を実行した場合は、FAE に通知し、HardCopy テクニカル・マーケティング・チームおよび HardCopy Design Center (HCDC) に設計機会に関するさらなる連絡をリクエストする必要があります。HCDC は、設計の詳細な分析を要求し、ハードコピー移行 (DR2 マイルストーン) のデザインを受け入れる前に、HCDC ASIC デザインフローでデザインのトライアルの場所とルートを実行し、与えられたデザインでタイミング・クロージャーが達成可能であることを確認する必要がある場合があります。
背景
インテル® UniPHY DDR3 Megafunction の Quartus® II ソフトウェア・バージョン 10.1 は、テスト・デザインの物理的なテープアウトは行われなかったものの、試用ルートを通じて HardCopy Design Center によって検証されています。
この設計は、Quartus® II ソフトウェア・バージョン 10.1 ビルド 145 を使用して行われ、商用動作条件 (0C および 85C ジャンクション温度) で HC4GX35FF1152 を使用して、デバイス I/O の 1 つのエッジに含まれるシングルランク 72 ビット幅 (DQ) DDR3 533 MHz インターフェイス用に構成された単一のメモリー・コントローラー・インターフェイスを使用して構築されました。分析されたすべての PVT コーナーで与えられたテストケースでタイミング・クロージャーが達成されましたが、プラスのスラックが残りがほとんどありません (<20ps プラスのセットアップマージン)。マージンが非常に限られているため、FPGAプロトタイプを使用して構築された実装によっては、システム・テストでFPGAで動作する可能性がありますが、HardCopy® デバイスに移行すると問題が生じる可能性があり、スタティック・タイミング解析ですべてのタイミング要件を満たすとは表示されません。FPGA デバイスと HardCopy デバイスには本質的な物理的な違いがあり、2 つのデバイスでタイミング結果が同一になるのを防ぎます。
デザイン設定では、IP Megawizard によって生成されたdut_timing.tcl ファイルに示されているように、UniPHY Megafunction に提供されているデフォルトのボードおよびスルーレートのパラメーターを使用します。
設計されたすべてのシステムは固有であるため、これらの設定をシステム環境と比較して、デザインがこれらの設定に匹敵するかどうかを確認することが重要です。実装の詳細によっては異なる場合があり、タイミングの低下の結果を助けるか妨害する可能性があります。例えば、I/O でスルーレートを取り込んだ場合、DQ/DQS 書き込みキャプチャー・タイミング・マージンが損なわれますが、DQ/DQS グループ内のボード・トレース・スキューが厳しくなると、タイミング・マージンが役立ちます。
デザイン基準
UniPHY 対応 533 MHz DDR3 SDRAM コントローラーを使用した HardCopy IV GX デザインの基本的な要件:
·Quartus® II ソフトウェア・バージョン 10.1 以降でリリースされた DDR3 UniPHY IP のみを使用してください。Altmemphy IP は Hardcopy IV GX デバイスで 533 MHz を達成しません。
·FF パッケージのみで HardCopy IV GX デバイスを使用する場合、LF または WF パッケージは 533 MHz を達成できません。密度のニーズに応じて、FPGAコンパニオンの選択が可能です。
·シングルランク実装がサポートされ、マルチランク実装では、HardCopy デバイスおよびFPGAデバイスの寄生負荷が増加し、デスクの制限があるため、パフォーマンス制限が低減され、533MHz には達しません。
·商用動作条件は、プロジェクトのセットアップで指定する必要があります (ジャンクション温度の最小 / 最大値は 0C および 85C)。Hardcopy IV GX デバイスは、産業用動作条件で 533 MHz DDR3 インターフェイスのタイミング・クロージャーを実現しません。
·I/O ラップアラウンドは、Hardcopy IV GX デバイスで DDR3 で 533 MHz で動作することを保証しません。ピン・プランナーと I/O バンク情報を使用して、ダイの同じエッジ上の DDR3 メモリー・インターフェイス I/O 位置全体を格納します。すべてのアドレスピン、コマンドピン、DQ / DQS / DM ピン、および DDR3 メガファンクションで使用される PLL の基準クロック入力。
·PLL リファレンス・インクロック・ピンの前に内部パスを介して、リファレンス・クロックを PLL に駆動しないでください。これには、異なるエッジ I/O ピンに入力するリファレンス・クロックと、DDR3 IP がインスタンス化された PLL の位置にグローバル・クロック・リソースを介した配線が含まれます。PLL 位置に隣接するプライマリー・クロック入力ピンを使用して、PLL に基準クロックを供給します。PLL リファレンス・クロックをカスケード接続しないでください。
·メモリー・インターフェイス・デザインを構築する際には、DDR3 IP Megawizard のデフォルトのタイミングおよびボード・トレース遅延設定に可能な限り最適に準拠します。指定した値を超えると、メモリー・インターフェイスのタイミング・クロージャーが正常に完了しなくなる場合があります。
·DDR3 IP コントローラーとデータパス・ロジックのリセット信号を共有制御および同期するための設計。すべてのエリアへのリセットを非同期的に主張できるように設計しますが、ローカル・クロック・ドメイン内のリセットを同期的に削除して、適切なリセットのリカバリーと削除を確実にします。
·シミュレーション・ツールを使用してメモリー I/O インターフェイス上の最悪のスルーレート・データを抽出し、DDR3 IP Megawizard にその情報を提供することで、タイミング精度とタイミングマージンを改善します。シミュレーション・ツールが利用できない場合は、Quartus® II ソフトウェアのピン・プランナーにある Advanced I/O Timing (AIOT) ボード・モデル・プランナーを使用してボード・トレース環境をモデリングし、デザインのコンパイル時に、の「シグナル・インテグリティー指標」セクションから Time Agile STA レポートから最悪の報告されたスルーレート・データを抽出します。>.sta.rpt ファイル。DDR3 IP Megawizard のシミュレーション派生データの代わりにそのスルーレート情報を使用し、DDR I/O インターフェイス・ピンのデザインから AIOT ボード・モデリングを削除します。DDR3 IP メガウィザードのタイミング制約とキャリブレーション分析では、メガウィザードにパラメーターが正しく入力された場合にボード効果が考慮されるため、ボード寄生は分析で 2 倍にカウントされません。
·Megawizard 設定で [HardCopy 互換] チェックボックスが有効になっている場合、DDR3 IP Megawizard で利用可能なデバッグ・インターフェイス・ポートと DLL /PLL リコンフィグレーション・ポート用にユーザーアクセス可能なコントロールをデザインに構築できます。