記事 ID: 000079491 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

信号fixedclk_lockedがポートリストにないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix ®   V ハード IP PCIe コア v12.0 では、固定されたクロックは Serdes 基準クロック入力によって直接ref_clk駆動されるため、信号fixedclk_locked信号はポートリストから削除されます。

     

    解決方法

     

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V GX FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。