記事 ID: 000079210 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

hpS サブシステムで、Cyclone V SoC デバイスの Hard Memory Interface のタイミング・エラーが正しく報告されない場合がある

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

この問題は DDR2、DDR3、および LPDDR2 製品に影響します。

Cyclone V SoC 上で ARM プロセッサーを使用するハード・メモリー・インターフェイスの場合 デバイスの場合、Time Failures で DDR を報告すると、誤ったタイミングエラーが報告される場合があります。 ポストアンブル・タイミング解析または DQS におけるタイミング・エラーの報告 対 CK タイミング解析は無視できます。

この問題は、ハード・メモリー・インターフェイスまたはソフト・メモリー・インターフェイスには適用されません。 をFPGAで確認します。

解決方法

この問題の回避策は、報告されたタイミングを無視することです。 失敗。

この問題は今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

Cyclone® V FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。