Stratix V デバイスで UniPHY IP を使用する場合、キャリブレーション済みの OCT 終端値をデフォルト値から変更するオプションは何ですか?

以下は、較正された OCT の主な規則です。

1) 使用する信号 I/O 規格と、取り付ける RZQ 抵抗の較正済み終端抵抗値がサポートされていることを確認します。
詳細については、デバイス・ハンドブックの I/O 章の OCT セクションを参照してください。

2) IO ブロック内の 6 個のピンは、すべて、このソリューションで説明されているように、較正済みの終端抵抗と同じ値を備えている必要があります。

DQ グルーピング・ピン割り当てがオンチップ終端 (OCT) ブロックの使用に与える影響 Stratix V デバイスで使用していますか?

3) 1 個の OCT キャリブレーション・ブロック (終端制御ブロック) は、1 シリーズおよび 1 個の並列抵抗の較正済み終端要件を備えた I/O ピンをサポートできます。
これらのシリーズと並列較正された終端抵抗は、異なる値になる場合があります。

例えば、GND に抵抗 240 の RZQ ピンと、SSTL-135 I/O を使用した DDR3L インターフェイスを備えた RZQ ピンでは、34 本のストランスのシリーズ・キャリブレーション済み終端と、40 本のタプルの並列較正済み終端がサポートされます。

UniPHY IP のキャリブレーション済み OCT 抵抗値を入力および出力終端アサインメントに変更した後、プロジェクトが正常に適合していることを確認し、タイミングを閉じます。OCT 関連の警告またはクリティカル警告を確認します。