記事 ID: 000078896 コンテンツタイプ: エラーメッセージ 最終改訂日: 2014/07/17

エラー: {variation_name}_p0_pin_map.tcl: PLL リファレンス・クロックの検出に失敗しました

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    UniPHY ベースのメモリー・コントローラーへの PLL リファレンス・クロック入力が別の PLL から入力されると、上記のエラーが表示されることがあります。PLL をカスケードすることは推奨されませんが、許可されており、デザインは警告でコンパイルされますが、エラーはありません。

    上記のエラーの原因は、リファレンス・クロックの階層レベル数が、_p0_pin_map.tcl ファイル内の_p0_get_input_clk_id・プロシージャーの値を超えているということです。

    解決方法

    エラーを修正するには、次の手順を実行します。

    • _p0_pin_map.tcl ファイルを開きます。
    • 文字列の検索 results_array 9
    • 値を 9 から大きな値に変更します (例: 20)。
    • _p0_pin_map.tcl ファイルを保存します。
    • デザインを再コンパイルすると、上記のエラーが表示されません。

     

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    本記事の適用対象: 1 製品

    Stratix® V GS FPGA

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