記事 ID: 000078874 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

RP コアと EP PCIe コアの両方が Gen2 に対応しているのに、PCIe* リンクが Gen2 速度に制限されないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

RP デバイスと EP PCIe* の両方が Gen2 をサポートしており®リンクが Gen1 速度でのみ起動する場合、
これでセットアップの問題が発生する可能性があります。

PCIe ベースの仕様では、リンクが Gen1 で L0 に正常に入ると、ソフトウェアはルートポートにリンク・コントロール・レジスターのビット 5 を設定して Gen2 ネゴシエーション用のリンクの再トレーニングをトリガーする必要があります。

PCIe コアAltera®場合、リンク・コントロール・レジスターは PCI コンフィグレーション・スペースの0x90にあります。

関連製品

本記事の適用対象: 5 製品

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® IV GX FPGA

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