クリティカルな問題
詳細
この問題は DDR2 および DDR3 製品に影響を与えています。
DQS と CK タイミングの関係のボードスキュー解析は、 レポート DDR コマンドの一部として実行されます。計算 DQS と CK のセットアップおよびホールドマージンの関係が正しくありません。
解決方法
この問題の回避策は、
次に、interface_nameファイルに以下の変更を加 <>_if0_p0.sdc えます。
を [UniPHY IP サブモジュール] フォルダーに表示します。
- 次で DQS と CK タイミング制約を見つける
sdc ファイル。これが制約です。
set_output_delayをDQS vs CK PATHクリックします。 制約と内の用語を変更する-max-min加算から減算まで。- スワップ
(minCK_DQS_skew)for(maxCK_DQS_skew)in 制約を解決します。
適切な制約は次のとおりです。
set_output_delay -add_delay -clock [get_clocks ]�
-max [{interface_name}_round_3dp [expr (CK) - (DQSS)� *(CK)
- (minCK_DQS_skew) ]] �
set_output_delay -add_delay -clock [get_clocks ]�
-min [{interface_name}_round_3dp [expr (DQSS)*(CK)� -(maxCK_DQS_skew)
]] �
この回避策を実装した後で、Time Workaround は分析します。
正しく DQS と CK の関係を確認してください。変更が表示されない場合があります
が報告されているセットアップおよびホールドマージン (該当する場合 minCK_DQS_skew )
の負の値 maxCK_DQS_skew 。
この問題は今後修正される予定です。