SOPC Builder または Qsys で生成された VHDL ファイルで Cadence* シミュレーション・ツールを使用している場合、この警告が表示されることがあります。この警告はシミュレーション結果には影響を与えません。また、無視しても問題ありません。
この警告メッセージは、Cadence* シミュレーション・ツールの次の Tcl コマンドで抑制できます。
ncsim> set pack_assert_off {std_logic_arith}
SOPC Builder または Qsys で生成された VHDL ファイルで Cadence* シミュレーション・ツールを使用している場合、この警告が表示されることがあります。この警告はシミュレーション結果には影響を与えません。また、無視しても問題ありません。
この警告メッセージは、Cadence* シミュレーション・ツールの次の Tcl コマンドで抑制できます。
ncsim> set pack_assert_off {std_logic_arith}
1
本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。
このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。