問題: 361429 第 5 章「PCI Express リコンフィグレーション・ブロック信号 - ハード IP 実装」
PCIe® IP で必要なavs_pcie_reconfig_clkの最大周波数は 50MHz です。周波数を高くすると、dprioout バスでセットアップ・タイミング違反が発生します。
問題: 336210 第 5 章 「信号」
PCI Express ユーザーガイド 5-1 ページの次の文は無視してください。
「ハード IP の実装は、Avalon-MM インターフェイスを使用したデザインでは利用できません。」
問題: 309948 第 4 章「機能の説明」: クロッキング・セクション
ドキュメントのクロックセクションで、次の構成について説明します。
- MegaWizard™プラグイン・マネージャー・デザイン・フロー・クロッキング - ハード IP 実装
- MegaWizard プラグイン・マネージャー・デザイン・フロー・クロッキング - ソフト IP 実装
- SOPC® Builder デザイン・フロー・クロッキング - ソフト IP 実装
SOPC Builder デザイン・フロー・クロッキング - ハード IP 実装について説明するセクションはありません
「SOPC Builder デザインフロー・クロッキング - ソフト IP 実装」の情報は、ハード IP の実装にも適用されます。
問題: 309946 第 4 章「機能の説明」: クロッキング・セクション
図 4 ~ 23SOPC Builder - 個別のクロックドメインに情報がありません。
この図は、PCI Express Megacore® Avalon® MM ブロックに 2 つのクロック入力を示す必要があります。Ref_clkおよび clk の 2 つのクロック入力については、表 5~39 で説明します。Avalon-MM クロック信号 (図 4-23 には表示されません)。
問題: 307753 第 5 章「シグナル」: Avalon-ST インターフェイス・セクション
表 5-2のrx_st_bardec0信号の説明。64 ビットまたは 128 ビット Avalon-ST Rx データパスには次のような状態があります。
"TLP のデコードされた BAR ビット。これらはトランザクション・レイヤーのrx_desc[135:128]に対応します。rx_st_data0の第 2 サイクルで有効です。"
ドキュメントは 64 ビットのデータパスに適しており、記述子は 2 クロックサイクルを消費します。
上記のステートメントは 128 ビット・インターフェイスには適用されません。 128 ビットのデータパスでは、記述子全体が 1 クロックサイクルしかかからないため、Bardec は 2 サイクル目には有効ではありません。
問題: 314540 第 5 章「シグナル」: Avalon-ST インターフェイス・セクション
表 5-16 は、12 ビット信号 (cfg_np_bas[11:0]) が 8 ビットフィールドに挿入されていることを示しています。この情報は正しくありません。cfg_np_basは 12 ビット信号です。 表 5-16 のアドレス 7 (DW 7) の正しいマッピングは次のとおりです。
Bits[31:24] = all 0's
Bits[23:12] = tl_cfg_ctl[23:12]
Bits[11:0] = cfg_np_lim[11:0]
問題: 321267 第 5 章「シグナル」: リセット信号セクション
表 5 ~ 8。リセット信号 (パート 2 /2) ではreset_status信号について説明しますが、信号の派生方法については説明しません。
インテル® Quartus® II バージョン 9.1 リリースのユーザーガイドには、以下のテキストが含まれます。
「reset_status信号は srst と crst の機能です。これら 2 つの信号のいずれかが主張すると、reset_statusはアサートされます。reset_statusが 0 にリセットされると、reset_statusシグナルがインストルトルトされます。」
問題: 321274 第 4 章 「機能の説明」 : アーキテクチャー・セクション
トランザクション注文ルールは次のとおりです。 詳細については、表 4-2 を参照してください。
このセクションは、ユーザーガイドの Quartus® II バージョン 9.1 リリースの次のテキストで更新されます。「MSI リクエストは PCI Express Memory Write リクエストと全く同じ方法で伝達され、フロー制御、注文、データ完全性の面で区別できません。」
問題: 321277 第 4 章 "機能の説明」 ECRC セクション
ユーザー・アプリケーションが ECRC 転送を有効にした際にコアに ECRC エラーが発生したことを示す方法に関する情報は、ユーザーガイドに記載されていません。インテル® Quartus® II バージョン 9.1 リリースのユーザーガイドに次の情報が追加されます。「 アプリケーションが ECRC エラーを検出すると、エラーを報告するために、ERR_NONFATALメッセージ TLP を PCI Express MegaCore ファンクションに送信する必要があります。
エラー処理の詳細については、PCI Express Base 仕様、Rev. 2.0 のセクション 6.2 にあるエラーシグナリングとロギングを参照してください。
問題: 321281 第 5 章「シグナル」: リセット信号セクション
どのクロックに関する情報 reset_status信号が同期してユーザーガイドに欠落している。インテル® Quartus® II バージョン 9.1 リリースのユーザーガイドに次の情報が追加されます。「 reset_status信号はpld_clkと同期しています。そのため、pld_clkが安定している場合にのみ、reset_status信号はディassertedされます。」
問題: 321282 第 5 章: 「シグナル」完了サイドバンド信号セクション
cpl_err[6.2] 説明には、インテル® Quartus® II バージョン 9.1 リリースのユーザーガイドに以下の更新された情報が含まれます。
cpl_err[2]:Completer ストライプエラー。アプリケーションはこの信号を次の信号に対して表明します。 完了者の渕渕 (CA) で、投稿済みまたはノンポステッドのリクエストに応答する 完了。ノンポステッド・リクエストの場合、アプリケーションは コンプリート・ストライプター (CA) ステータスの完了パケットを依頼者に送信します。 このエラー信号を MegaCore ファンクションにインスサーします。The MegaCore* function はコンフィグレーション・スペースのエラーステータスビットを自動的に設定します。 以下に従ってエラーメッセージを登録して送信します。 PCI Express ベース 仕様.
cpl_err[3]:予期しない完了エラー。この信号は、表明する必要があります。 アプリケーション・レイヤー・マスター・ブロックが予期しない完了を検出した場合 トランザクション。予期しない完了が検出および報告される場合の多く MegaCore ファンクションのトランザクション・レイヤーによって内部で実行されます。これらの一覧については ケースについては、以下を参照してください。 4-54 ページの「トランザクション・レイヤーで検出されたエラー」.
cpl_err[4]: 投稿された TLP のサポートされていないリクエストエラー。アプリケーション このシグナルを表明して、投稿されたリクエストをサポートされていないリクエスト (UR) として扱います。 MegaCore ファンクションは、エラーステータスビットを c に自動的に設定します。オンフィギュレーション・スペース・レジスターに従ってエラーメッセージを送信します。 PCI Express ベースの仕様.サポートされていないリクエストの多くのケースは次のとおりです。 MegaCore のトランザクション・レイヤーによって内部で検出および報告されます。 関数。これらのケースのリストについては、 「トランザクションで検出されたエラー レイヤー (4~54 ページ).
cpl_err[5]: 投稿されていない TLP のサポートされていないリクエストエラー。次の情報を提供 アプリケーションは、この信号を表明して、次のメッセージでノンポステッド・リクエストに応答します。 サポートされていないリクエスト (UR) の完了。この場合、アプリケーションは次のメッセージを送信します。 サポートされていない要求ステータスの完了パケットを依頼者に戻します。 このエラー信号を MegaCore ファンクションにアサートします。The MegaCore* コンフィグレーション・スペース・レジスターにエラーステータスビットを自動的に設定し、 以下に従ってエラーメッセージを送信します。 PCI Express ベース 仕様.サポートされていないリクエストの多くのケースが検出され、報告されます。 MegaCore ファンクションのトランザクション・レイヤーによって内部で実行されます。これらの一覧については ケースについては、以下を参照してください。 4-54 ページの「トランザクション・レイヤーで検出されたエラー」
cpl_err[6]: ログヘッダー。表明されると、ヘッダー err_desc_func0ログが記録されます。 MegaCore ファンクションのソフト IP とハード IP の両方の実装で使用 このインターフェイスはAvalon-ST インターフェイスを使用します。 表明されると、TLP ヘッダーは AER ヘッダー・ログ・レジスターに記録されます (ある場合は AER ヘッダー・ログ・レジスターに記録されます) 最初のエラーが検出されました。使用する場合、この信号は同じで表明する必要があります 対応する時間 cpl_err エラービット (2、3、4、5)。ソフト IP で 実装の場合、アプリケーションは TLP ヘッダーを MegaCore に提示します。 機能をオンにします。 err_desc_func0 バス。ハード IP の実装では、 アプリケーションは、次を書いて MegaCore 関数にヘッダーを提示します。 アサーシング前に 4 LMI レジスターに以下の値を入力してください cpl_err[6]
¨lmi_addr: 12'h81C、lmi_din: err_desc_func0[127:96]
¨lmi_addr: 12'h820、lmi_din: err_desc_func0[95:64]
¨lmi_addr: 12'h824、lmi_din: err_desc_func0[63:32]
¨lmi_addr: 12'h828、lmi_din: err_desc_func0[31:0]
を参照してください。 5~34 ページの「LMI 信号 - ハード IP 実装」 詳しくはこちら LMI シグナリングに関する情報。
× ソフト IP の場合、ビット [3:1] cpl_err が利用可能です。×の場合、ソフト IP を× 実装およびハード IP 実装のすべての幅、すべてのビットは次のとおりです。 利用 可能。
問題: 323073 第 5 章: "シグナル" Avalon-ST インターフェイス・セクション
以下の入力は PCI Express コンパイラーのユーザーガイドで「シミュレーションのみ」として文書化されていますが、RTL での接続方法については記載されていません。
p_clk_in
rxdata0_ext
rxdatak0_ext
rxvalid0_ext
phystatus_ext
rxelecidle0_ext
rxstatus0_ext
以下のテキストは、インテル® Quartus® II バージョン 9.1 のユーザーガイドのリリースに含まれます。「 内部トランシーバーを使用するバリアントの場合、これらの信号はシミュレーション用です。Quartus® II ソフトウェアのコンパイルでは、これらのパイプ信号をフローティングのままにすることができます。"