はい。 AN 361 のバージョン 1.0: Cyclone II デバイスを使用した DDR & DDR2 SDRAM のインターフェイスでは、Cyclone IIC7 および C8 の DDR/DDR2 最大周波数仕様が誤って以下のようにリストされています。
AN361v1.0 で公開されている DDR2 仕様
C6: 167MHz (掲示時に修正)
C7: 167MHz (攻撃的すぎる)
C8: 133MHz (攻撃的すぎる)
これらの初期仕様は、シンプルな読み取り / 書き込みタイミング解析に基づいており、I/O 切り替えの制限、ノイズソースおよびその他の要因は含まれていませんでした。 その結果、DDR /DDR2 最大周波数演算の主張はより積極的に見え、システムで実現可能になります。
Alteraは、より厳格なボトルネック分析を完了し、Cyclone II DDR/DDR2 速度を以下のように更新しました。
実現可能なCyclone II DDR2 速度
C6: 167MHz
C7: 150MHz
C8 (VIO) : 125MHz
C8 (HIO) : 100MHz
実現可能なCyclone II DDR 速度
C6: 167MHz
C7: 150MHz
C8: 125MHz
ウェブ上の最初の最大周波数に関する主張は達成可能なものよりも攻撃的でしたが、これらの速度を達成しようと試みているユーザーは、要求された周波数が高すぎることを示すインテル® Quartus® II ソフトウェアに表示されます。 例えば、Cyclone II C8 / DDR2 デザインが 125MHz に設定されている場合、「警告: DQS 周波数設定 125.0 MHz の DQS I/O ピン ddr_dqs[0] が 100.0MHz 未満である必要があります」という警告が表示されます。
詳細については、「Quartus® II バージョン 5.0SP1 以下で-7 および -8 スピードグレードCyclone II FPGAsで宣伝されている DDR/DDR2 速度に対してコンパイルするときに警告メッセージが表示されるのはなぜですか?」というソリューションを参照してください。
設計目標が AN361 バージョン 1.1 に記載されている更新されたシステム番号に基づいていることを確認し、独自のシステムのタイミング分析を実行して実際のシステム速度を定義してください。