問題136531: Stratix IV デバイスのクロック・ネットワークと PLL、バージョン 3.4
5-14 ページ、図 5-11 の注。注 2 現在、スタティック・クロック・セレクト信号では、デバイスがユーザーモードで動作している場合、コンフィグレーション・ファイル (SRAM オブジェクトファイル [.sof] またはプログラマー・オブジェクト・ファイル [.pof] を介してのみクロック選択信号を設定できますが、動的に制御することはできません。
注 2 には、「コンフィグレーション・ファイル (.sof または .pof) を介してのみクロック選択信号を静的に設定できます」と記載する必要があります。
問題140213: Stratix IV デバイスにおける DC およびスイッチング特性 (バージョン 5.3)
表 1 ~ 42 は、-2/-2 倍の速度グレードStratix IV デバイスの場合、True Differential I/O 規格のソース同期 SERDES で 1600Mbps のデータレートがサポートされていることを示しています。Stratix IV デバイスソース同期 SERDES で実現可能な最大データレートは、設計に依存します。ソース同期 SERDES は、ALTLVDS_RXとALTLVDS_TXメガファンクションを使用して実装されます。これらのメガファンクションを使用して、インターフェイスのデシリアライゼーション / スタイレーション・ファクターを選択できます。 SERDES の Fmax 仕様は、シリアルデータに使用される高速クロックに基づいています。また、インターフェイス Fmax はデザインに依存し、タイミング解析が必要な並列クロックドメインにも依存します。
問題156376:Stratix IV デバイスのクロック・ネットワークと PLL、バージョン 3.4
自動クロック・スイッチオーバーを使用する際の要件には 2 つの項目がありますが、最初の項目は不正です。次の情報が表示されます。
「両方のクロック入力が動作している必要があります。」
自動クロック・スイッチオーバーの目的は、動作が停止した場合にクロックを切り替えることが目的です。実際の要件は、FPGAの設定時に両方のクロックを実行する必要がある場合です。この項目には次のものが含まれます。
「FPGAが設定されている場合、両方のクロック入力を実行する必要があります。」
問題 91332:第 2 巻、第 1 章。Stratix IV デバイス、バージョン 4.5のトランシーバー・アーキテクチャー
ページ 1-152 では、以下の誤った状態が示されています。
表 1 ~ 57 に、ファースト・パッシブ・パラレル (FPP) コンフィグレーション・スキームを 125MHz で構成した場合の、Stratix IV GX デバイスの代表的なコンフィグレーション時間を示します。
しかし、FPP の最大コンフィグレーション周波数は、Volume1、Chapter 10、表 10-4 に示されているようにデバイスの種類によって異なります。
次のようになります。
表 1 ~ 57 に、Fast Passive Parallel (FPP) コンフィグレーション・スキームを使用して最大周波数で設定した場合の、Stratix IV GX デバイスの一般的なコンフィグレーション時間を示します。
問題の357589、 Stratix IV デバイスの DC およびスイッチング特性 (バージョン 4.6)
表 1-23 は、すべての PCI Express® Gen2 レーン幅が商用および産業用 -3 デバイスでサポートされていることを誤って示しています。
PCI Express ユーザーガイドの表 1-9 に正しく示されているように:
STRATIX® IV PCI Express Gen2x8 インターフェイスには、-2 または -3I デバイスの速度グレードが必要です (-3C は Gen2x8 をサポートしません)。
問題10006592: 第 2 巻、第 1 章、Stratix IV デバイスにおけるトランシーバー・アーキテクチャー、バージョン 4.1
「AEQ の動作モード」セクションでは、Straitx IV トランシーバー・アーキテクチャーの章では、「ワンタイム」モードのみが Quartus® II ソフトウェアでサポートされている AEQ には 3 つの動作モードがあることを説明しています。
SIV トランシーバーの「アダプティブ・イコライゼーション (AEQ)」機能のアップデートについては、Stratix IV デバイス・ハンドブックの追補の表 1-2 を参照してください。
問題10006412: 第 1 巻、第 10 章、構成、デザイン・セキュリティー、Stratix IV デバイスにおけるリモート・システム・アップグレード、バージョン 3.1
tCF2ST1 (nCONFIG high ~ n OPTIMIZERUS high) タイミングは、tCFG (nCONFIG パルス幅) に応じて変動しません。nCONFIG が高くリリースされた後は、外部で n の 1 つを低く抑えなければ、tCF2ST1 の最大仕様内で n の 100%高いリリースが行われるのです。
それぞれの表に関連する注記は、「この値は、n LOGISTICSUS を低く外部で保持してコンフィグレーションを遅延しない場合に適用されます」と表示されます。
問題10006465: 第 4 巻、第 1 章、DC およびスイッチング特性、バージョン 4.3
表 1~5 のノートでは、「揮発性キーのバックアップのために VCCBAT をバッテリーに接続する際に、Alteraは 3.0V の動作電圧を推奨しています。揮発性セキュリティー・キーを使用しない場合は、VCCBAT を GND または 3.0V 電源に接続することができます。」
このノートは、「揮発性キーのバックアップのために VCCBAT をバッテリーに接続する際に、Alteraは 3.0V のバッテリー電圧を推奨します。揮発性セキュリティー・キーを使用しない場合は、VCCBAT を GND または 1.2V-3.3V 電源に接続することができます。」
解決された問題:
問題360127、 Stratix IV デバイスの DC およびスイッチング特性 (バージョン 5.0)
表 1-22 に LVDS レシーバー電圧入力範囲がありません。
Dmax > 700 Mbps の場合、LVDS の入力電圧要件は 1.0 V < = VIN < = 1.6 V です。
Dmax < = 700 Mbps の場合、LVDS 入力電圧要件はゼロ V < = VIN < = 1.85 V です。
問題 35430: Stratix IV デバイスの DC およびスイッチング特性(バージョン 5.3)
表 1-42 のStratix IV デバイスの DC およびスイッチング特性では、-2/-2 倍のスピードグレード・デバイスでは、800MHz がfHSCLK_in (入力クロック周波数) の True Differential I/O 規格に対応していると記載されています。これは 680、530、360、290 集積度デバイスには適用されません。このようなパーツの仕様は、5% のデレーティングです。これらのデバイスでは、正しい周波数を 762MHz にする必要があります。
問題 35430: Stratix IV デバイスの DC およびスイッチング特性、バージョン 5.2
表 1-22 は、I/O 動作の差動規格に VCCIO が使用されていることを示しています。 これは正しくないです。 VCCIO は差動出力動作に使用されます。 以下の詳細は、差動入力動作に使用される電源ピンについて説明します。
- 列および行 I/O バンクは、専用クロック入力ピンのみで入力動作するための LVPECL I/O 規格をサポートします。
- 列 I/O の差動クロック入力は、2.5 V を必要とするVCC_CLKINによって供給されます。列 I/O のクロックピンにない差動入力は、2.5 V を必要とする VCCPD によって供給されます。 行 I/O バンクのすべての差動入力は、2.5V を必要とする VCCPD によって供給されます。
問題10006109: Volume-2、Chapter-1、バージョン 4.1
ページ 1-149 には、「Stratix IV GX および GT PCI Express ハード IP ブロックを使用する場合、デザインで PCI Express コンパイラーが生成したラッパー・ファイルの testin[5] ポートを主張してください。このポートを主張すると、ハード IP ブロック内の LTSSM が強制的にこれらの状態に移行します。testin[5] ポートは、16 ns 以上 24ms 未満で主張する必要があります。」
Assert testing[5] ポートが誤っている可能性があります。test_in[6] ポートは testin[5] ポートではなく、表明する必要があります。
問題10005907: 第 2 巻、第 1 章、バージョン 4.1
ページ 1 ~ 188 では、STRATIX IV GT デバイスでは PCI Express (PIPE) リバース・パラレル・ループバック機能がサポートされていないと記載されています。 これは間違っています。 これは、Stratix IV GT デバイスでサポートされています。
問題10005786: Stratix IV ハンドブック、Vol.1、2、3 および 4、バージョン 4.0
Stratix® IV GT デバイスがサポートする最小データレートは、2.488Gbps ではなく 600Mbps です。
問題10005787: 第 2 巻 第 1 章「Stratix IV トランシーバー・アーキテクチャー」バージョン 4.0
表 1~70。Stratix IV GT の CMU PLL は、600Mbps ~ 11.3Gbps のデータレートをサポートします。
問題の10005409、Volume-2、Chapter-2、バージョン 4.0
表 2-4、注 (1) デバイス・ハンドブックの「HCSL として構成すると、Quartus® II ソフトウェアは、refclk ピン信号の 外部終端オプションを備えた DC 結合 を自動的に選択します。」 インテル® Quartus® II ソフトウェアでは、REFCLK ピンの DC 結合 / 外部終端を実現するために、追加の手順が実際に必要となります。
1. プロジェクトの .qsf ファイルに次の課題を追加します。
set_instance_assignment -name INPUT_TERMINATION OFF -to
2. デザインを再コンパイルする
問題10005661、 Volume-2、Chapter-5 ver 4.0。表 5 ~ 15。EyeQ インターフェイス・レジスター・マッピング
ステートメント「Bit [1]-Read/Write: このビットに 1 を書き込んだ場合、EyeQ レジスターのアドレスレジスターに格納されているアドレスに応じて、データレジスターのコンテンツが EyeQ レジスターの 1 つに書き込まれます。0 を書き込んで EyeQ レジスターの内容を読み取ります。」 が正しくありません。
ビット [1]-Read/Write:このビットに 0 を書き込んだ場合、EyeQ レジスターのアドレスレジスターに格納されているアドレスに応じて、データレジスターの内容が EyeQ レジスターの 1 つに書き込まれます。1 を書くと EyeQ レジスターの内容が読み取ります。」
問題の366739、 Stratix IV デバイスの DC およびスイッチング特性 (バージョン 4.6)
注 (4) 表 1-6 の下の「トランスミッター・チャネルのデータレートが 6.25 Gbps の場合、VCCH_GXBL/R は 1.4 V 電源 >に接続する必要があります。」「>6.25Gbps」のデータレート制限が正しくありません。「>6.5Gbps」と表示されます。
問題: 10006605、 Stratix IV デバイスの DC およびスイッチング特性(バージョン 4.4)。
VCCPT は、誤って表 1-1 および 1-5 から削除されました。 VCCPT の推奨仕様は 1.5V です。
問題: 10006694: Stratix IV デバイスのホットソケットおよび電源オン・リセット(バージョン 3.1)。
この章には、「Alteraは VCCAUX の前に VCC をパワーアップすることを推奨します」という内容のポインターがありますが、「VCCAUX の前に VCC の電源を入れAltera必要があります」と記載されています。
問題: 10006604、 Stratix IV デバイスの DC およびスイッチング特性(バージョン 4.4)。
誤って表 1-1 および 1-5 に VCCCB を追加しました。
問題10005417、 Volume-2、Chapter-5"EyeQ" バージョン 3.0
ステートメント「EyeQ ハードウェアを有効にすると、入力データの 2 単位間隔 (UUID) 内で CDR を 64 個の異なる位置にわたってサンプリングできます。これらの 64 個のサンプリング・ポイントごとにサンプリング・ポイントを手動で制御し、ビット・エラー・レート (BER) を確認することができます。」
「EyeQ ハードウェアを有効にすると、入力データの 1 単位間隔 (UUID) 内で CDR が 32 の異なる位置にわたってサンプリングできるようになります。これらの 32 個のサンプリング・ポイントごとに、サンプリング・ポイントを手動で制御し、ビット・エラー・レート (BER) を確認することができます。」
問題の10006578 Vol. 1、Ch 3: Stratix IV デバイスの TriMatrix メモリーブロック、バージョン 3.1
Stratix IV ハンドブックでは、mif ファイルが指定されていない限り、M9K および M144K メモリーセルが電源投入時にすべての 0\s に初期化されていることを説明しています。
問題10003993、 第 4 巻、第 1 章「DC およびスイッチング特性」バージョン 3.1
表 1-37 (バージョン 4.0 の表 1-36) が修正され、DDIO レジスターを使用した SERDES ファクター J=2 のデータレートが表示されました。
問題の10003562 Vol.1、第 12 章「Stratix IV デバイスにおける JTAG バウンダリー・スキャン・テスト」バージョン 2.0
バージョン 3.0 は、EP4SGX230 デバイスの 32 ビット IDCODE に正しい 16 ビットのパーツ番号を備えた表 12-2 を更新しました。
問題10003555、 第 4 巻 第 1 章「DC およびスイッチング特性」バージョン 2.1
表 1-18 の LVPECL の仕様 (バージョン 4.0 の表 1-21) は、行および列の入力クロックピンの両方に適用されます。
問題10003397、Vol.4、第 1 章「DC およびスイッチング特性」バージョン 2.1
Iout 仕様が表 1-1 に追加されました。
問題10003232、第 2 巻 第 3 章「Transceiver ブロックで複数のプロトコルとデータレートを設定する」バージョン 2.0
表 3-7 は、PCI Express ハード IP ブロックが有効になっている場合に使用可能なトランシーバー・チャネルを示しています。[Ch1] 列の 2 番目の行項目には、利用できるチャネルが表示されます (\'avail\')。この情報は正しくありません。 したがって、2 つの仮想チャネルを持つ PCI x1 リンクでは、Ch1 を任意の構成に使用することはできません。
問題10003061、第 2 巻、第 1 章「Stratix IV トランシーバー・アーキテクチャー」バージョン 1.0
バイト注文ブロックの詳細および図 1-92 および図 1-93 は、リビジョン 2.0 で更新されました。
問題10002468、第 4 巻 第 1 章「DC およびスイッチング特性」バージョン 1.0
VCCD_PLLの最小電圧はバージョン 2.0 で修正されました。
問題10003439、第 1 巻「Stratix IV デバイスファミリー概要」 バージョン 1.0
表 1-1 は、リビジョン 2.1 で EP4SGX530 デバイスの PCI Express ハード IP ブロックの正しい数で更新されました。
問題の10006590、 Vol. 2、Ch 5: Stratix IV ダイナミック・リコンフィグレーション、バージョン 4.1
「Adaptive Equalization (AEQ)」セクション(5-74 ページ)、Straitx IV ダイナミック・リコンフィグレーションの章では、「ワンタイム」モードのみが Quartus® II ソフトウェアでサポートされている AEQ には 3 つの動作モードがあることを説明しています。
SIV トランシーバーの \'Adaptive Equalization (AEQ) 機能のアップデートについては、Stratix IV デバイス・ハンドブックの追補の表 1-2 を参照してください。