詳細
Quartus® II ソフトウェア・バージョン 10.1 以降の問題により derive_pll_clocks 、PLL クロック・スイッチオーバーで Altera_PLL を使用する際に、このコマンドはすべてのクロックに正しく制約を加えるわけではありません。この問題は、Stratix® V、Arria® V または Cyclone® V デバイスを対象としたデザインに影響します。各入力リファレンス・クロックに関連付けられたクロックを作成する代わりに、 derive_pll_clocks 最初のリファレンス・クロック用のクロックのみを作成します。
解決方法
各リファレンス・クロックのAltera_PLL 出力を正しく制約するには、 create_generated_clock 以下のドキュメントで説明されているようにコマンドを使用します。ドキュメントには、これらのコマンドの作成方法の手順と、以下のデザイン例に基づくコマンド例が含まれています。
この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。