記事 ID: 000078513 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/01/08

RTL シミュレーションでphase_doneの評価に矛盾があるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Altera_PLL メガ機能で動的フェーズ・ステッピングを使用すると、RTL シミュレーションにおけるphase_done出力信号のディアサーションに関して、異なる動作が見られます。

    正しい動作は、AN 661: Altera_PLL および Altera_PLL_RECONFIG メガファンクションによるフラクショナル PLL リコンフィグレーションの実装 (PDF) に記載されているように、scanclk の立ち上がりエッジで、phase_doneがアサートを解除することです。

    ただし、RTL シミュレーションでは、scanclk の立ち下がりエッジに de アサートphase_done見られます。これは通常、第 1 フェーズの操作でのみ発生します。これは RTL シミュレーション・モデルの問題です。

    解決方法

    RTL シミュレーション・モデルに関するこの問題は、Quartus® II ソフトウェアのバージョン 13.1 で修正されています。

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