Quartus® II ソフトウェア v12.0 を使用する際、Stratix® V GX デバイスの 10GBASE-R PHY IP のシミュレーション中に、xgmii_rx_dc[71:0] およびxgmii_rx_clk信号がrx_coreclkinに同期されないのはなぜですか?

Quartus® II ソフトウェア・バージョン 12.0 の 10GBASE-R PHY シミュレーション・モデルのバグにより、 xgmii_rx_dc[71:0] と xgmii_rx_clk 信号は rx_coreclkinに同期されません。

この問題を回避するには、以下の方法で暗号化されていない 10GBASE-R PHY シミュレーション・モデルを使用します。

1. <instance_name>_sim\altera_xcvr_10gbaser フォルダーの altera_xcvr_10gbaser.sv System Verilog ファイルをテキストエディターで開きます。
2. 次の例でコメントされた行を追加します。
   sv_xcvr_10gbaser_nr #(
   .num_channels (num_channels)
   .operation_mode (operation_mode)
   .sys_clk_in_mhz (mgmt_clk_in_mhz)
   .ref_clk_freq (ref_clk_freq)
   .rx_use_coreclk (rx_use_coreclk)、//この行を追加します
   .pll_type (pll_type)
   .RX_LATADJ (rx_latadj)
   .TX_LATADJ (tx_latadj))
3. <Instance_name>_sim\\mentor フォルダーにある msim_setup.tcl ファイルを開きます。
4. パス内の「mentor」を持つすべての行をコメントアウトします。

混合言語シミュレーションで更新された System Verilog シミュレーション・モデルを使用するには、混合言語 ModelSim ライセンスが必要です。

この問題は、Quartus® II ソフトウェア・バージョン 12.0 で修正されています。