記事 ID: 000078108 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ライブラリーを参照して VHDL デザインファイルに Verilog HDL エンティティーを直接インスタンス化することは可能ですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II 合成には制限があるため、ライブラリーで参照することにより、VHDL デザインファイルに Verilog HDL モジュールを直接インスタンス化することはできません。例えば、次の構文を使用して Verilog HDL モジュールをインスタンス化することはできません。

    : entity .
    解決方法

    この制限を回避するには、インスタンス化する前に Verilog HDL モジュールのコンポーネント宣言を作成してください。コンポーネントは、パッケージ内またはデザインのアーキテクチャー・セクションで宣言できます。

    この制限は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

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