記事 ID: 000078097 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

デザイン・コンパイラーの Verilog ネットリスト・ファイルが Quartus® II のコンパイルに失敗するのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアは、Synopsys Design Compiler から生成された Verilog ネットリストのインポートを公式にサポートしていません。

 

インテル® Quartus® II ソフトウェアは、合成ツールとしてデザイン・コンパイラーを設定し、EDA ツール設定メニューからライブラリー・マッピング・ファイル (.lmf) を指定すると、コンパイル中にエラーが発生する場合があります。

 

この問題を解決するには、次の手順に従ってライブラリー・マッピング・ファイルaltstium.lmfを設定します。

  1. [課題] メニューから [設定] を選択します。
  2. [分析と合成設定]で、[Verilog HDL 入力] を選択します。
  3. [ライブラリー・マッピング・ファイル] ボックスにライブラリー・マッピング・ファイル altstium.lmf のパスを入力します。

altstium.lmfファイルは、Quartus® II インストール・ディレクトリー>\quartus\lmf」にあります。

関連記事

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。