VCS シミュレーターでのシミュレーション

DDR および DDR2 SDRAM ハイパフォーマンス・コントローラー MegaCore 機能は VCS シミュレーターを完全にサポートしていません。

この問題は、すべての構成に影響を与えています。

デザインはシミュレートしません。

以下の回避策があります。

VHDL の場合、次のコードを変更してください。

• ファイル<バリエーション名>_example_driver.vhd when333 行目から 503 行目のすべてのステートメントを変更する when std_logic_vector’(“”)次から次へ when “”
• file testbench\<名前の例>_tbで、 行 191 を次からへ変更 signal zero_one(gMEM_BANK_BITS -1 downto 0) := (0 => ‘1’, others => ‘0’) します signal zero_one(gMEM_BANK_BITS -1 downto 0) := (\'1\', others=> \'0\') 。

Verilog HDL の場合:

変更は必要ありません。Verilog アナライザー・セットへの呼び出し v2k スイッチを使用して Verilog 2000 構築を有効にします。

この問題は今後の DDR および ALTMEMPHY IP 搭載 DDR2 SDRAM コントローラー