記事 ID: 000077861 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

.dat ファイルが見つからないというエラーメッセージ: VHDL ファイルを開できませんでした

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    次を含む VHDL で Qsys ハードウェア・デザインをシミュレートする場合 JTAG UART コアを使用すると、このコマンドを使用してシミュレーションを実行 ld_debug します。 次のエラーメッセージが表示される場合があります。

    # ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat" in r mode.

    このエラーは影響を与えないため、安全に無視できます。 stdout JTAG UART の出力です。

    このエラーメッセージは、ハードウェアのシミュレーション中には表示されません。 デザインを Verilog HDL で提供しています。

    解決方法

    コマンドを使用してシミュレーションを実行 ld します。 エラーは表示されません。

    または、エラーメッセージを無視します。

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