記事 ID: 000077829 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

UniPHY 対応 QDR II および QDR II SRAM コントローラーおよび UniPHY 搭載 RLDRAM II コントローラー用 DQS クロック・バッファー位置

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    UniPHY の DQS クロック・バッファーの位置が保留の原因となる場合があります。 最適に配置されていない場合の時間違反。インテル® Quartus® II ソフトウェア DQS クロックバッファーをグローバルまたはデュアル・リージョンに配置する場合があります。 FPGAを再入力した後にクロックを実行します。このクロックは、次のFPGAにルーティングできます。 リード・キャプチャー FIFO バッファーのライト側。

    解決方法

    同じエッジへのバッファー上に場所の割り当てを作成します。 メモリー・インターフェイス (例) として使用します EDGE_BOTTOM 。

    関連製品

    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。