記事 ID: 000077804 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

FPGA・ファブリックに配線されているのに HPS SPI ペリフェラル・インターフェイスのタイミング・パスに制約ができないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 Quartus® II ソフトウェア・バージョン 15.0 の問題により、FPGAにルーティングする際に、Altera Arria® 5 および Cyclone® V SoC SPI インターフェイスを制約するタイミング・パスはありません。
    解決方法 この問題は、バージョン 15.1.1 の Quartus® II ソフトウェアで修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。