記事 ID: 000077800 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/28

エラー: pcie_hard_ip_0_pcie_bfm_0: altera_pcie_bfm_qsysは VHDL シミュレーションの生成をサポートしていません。生成可能: Verilog Simulation、Quartus 合成

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    このエラーは、Qsys の PCI Express* 向けStratix® IV IP コンパイラーで VHDL テストベンチを生成しようとしたときに®発生する可能性があります。

    解決方法

    このエラーを回避するには、テストベンチに Verilog HDL を使用してください。VHDL テストベンチは、Stratix IV デザインでは使用できません。

    この問題は修正される予定はありません。

    関連製品

    本記事の適用対象: 2 製品

    Stratix® IV GX FPGA
    Stratix® IV GT FPGA

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