詳細
Quartus® II ソフトウェア・バージョン 10.1 SP1 以降では、Qsys および SOPC Builder を使用する際に PCI Express® IP の実装に変更がありました。 この変更により、IP 内で、これやその他の信号 / ポートへの接続が実装され、お客様が対処する必要が生じなくなります。 これらの信号 / ポートがシステムツール、Qsys および SOPC Builder で IP のトップレベルの接続リストに表示されないのはこのためです。
残念ながら、基盤となる実装では警告メッセージが表示されます。 これらの警告メッセージは無視しても安全です。
同じ警告メッセージが表示され、安全に無視できるその他の信号 / ポート:
pcie_internal_hip.rc_rx_digitalreset
pcie_internal_hip.tx_deemph_ x = 1 がサポートされているレーンの数
pcie_internal_hip.tx_margin_ x = 1 からサポートされているレーン数
pipe_interface_internal.pll_powerdown_pcs
pipe_interface_internal.rateswitch_pcs
pipe_interface_internal.rateswitchbaseclock_pcs
refclk_conduit.conduit_out_<2:9>
これは、Quartus® II ソフトウェアの今後のリリースで修正される予定です。