詳細
Altera®電源分配ネットワーク (PDN) ツールを使用すると、 オート ・デカップリング・モードでは Zeff が高すぎる可能性があります。これは、ユーザーが入力した PCB パラメーターが非効率な PDN となり、その PCB によって切り離される電流が非現実的に高い場合に生じる可能性があります。
困難な PCB および電流パラメーターにより、 オート ・デカップリング・モードでは、ネゴング可能な効果を持ち、その結果何百ものコンデンサーが生じると判断するまで、デカップリング・コンデンサーを追加し続けます。同様の性能を備えたデカップリング・スキームは、はるかに少ないコンデンサーで手動で実現できます。
解決方法
手動でデカップリングするだけでなく、現在の要件を正確に見積もり、PCB をより効率的にすることで、デカップリングの負担を軽減できます。
次の方法で PCB の現在の要件を削減できる場合があります。
- Altera Early Power Estimator (EPE) で現実的な電流要件を見積もります。
- EPE でロジックの現実的な「トグルレート」の数値を入力します。非現実的で高いトグルレートにより、ダイナミック電流要件が劇的に増加します。
- EPE で現実的なロジック要件を入力します。
- EPE で現実的なクロック周波数を入力します。
- Quartus® II ソフトウェア (パワー・プレイ・パワー・アナライザー) の PPPA と .vcd シミュレーション・エントリーを使用して、正確な電流要件の推定が可能です。
- 共有電源レールのルート Sum2d (RSS) のスミリングを考慮してください。この方法の詳細については、PDN ツールの[概要]タブを参照してください。
PCB は次の方法でより効率的になります。
- 誘電体の厚さを薄くすることで、電源 (PWR) とグランド (GND) プレーンの対面間キャパシタンスを増加させます。
- PWR と GND プレーン・ペアの表面面積を増やすことで、プレーン間キャパシタンスを増加させます。
- PWR および GND プレーン・ペアからFPGAにループを縮小するには、FPGAが取り付けられている PCB の表面に近づけます。
- 高周波デカップリング・コンデンサーから PWR および GND プレーンのペアまで、最も近い PCB の表面に配置することでループを縮小します。
- Via On End (VOE) コンデンサーの実装トポロジーの代わりに Via On Side (VOS) を使用して、高周波数での使用を支援。
- 超低 (効果的なシリーズストランプション) ESL 取り付けコンデンサーを使用して、高周波数での使用を支援。例えば X2Y パッケージのスタイル。
- 超低 (有効シリーズ抵抗) ESR バルク・コンデンサーを使用して、低周波数での動作を支援
- より少ない ESL で大容量のビアを考慮。
現実的なツール入力により、デカップリングが容易になります。以下の要因が Zの計算に影響を与えます。
- ダイナミック電流の増加により Zが減少し、デカップリングの実現が困難になります。上記のガイドラインを参照してください。
- 現実的なノイズを入力するか、PDN ツールにリップル数値を入力します。このノイズ数値は、PDN ツールの [概要] タブにあるデバイスとレール固有のテーブルから取得する必要があります。デバイス・データシートの DC 仕様は使用しないでください。アンリスティックなリップル要件により Zを削減し、デカップリングを困難にします。
- PDN ツールに現実的な一時的な % 数値を入力します。タンシエント % の図は、PDN ツールの [概要] タブにあるデバイスとレール固有の表から取得する必要があります。非現実的な一過性 % の要件により Zを削減し、デカップリングを困難にします。