記事 ID: 000077104 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/11/11

DDR3 UniPHY コントローラーで tRCD が予想以上に大きいのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • UniPHY インテル® FPGA IP 搭載 DDR3 SDRAM コントローラー
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    メモリー・クロック・レートの 4 分の 1 (1 ctl_clk = 4 mem_ck) で実行されているコントローラー・クロックによってトランザクションが生成されると、DDR3 UniPHY クオーター・レート・メモリー・コントローラーで予想よりも大きな tRCD 遅延が発生することがあります。

    解決方法

    コントローラーには、コントローラー・クロックごとに 2 つのコマンド、ACTIVATE や PRECHARGE などの 1 行のコマンド、および WRITE や READ などの 1 列のコマンドを発行する機能があります。tRCDが11の場合、11 mem_ckまたは2.75(11/4)ctl_clkを指します。

    この値は、3 ctl_clkまたは 12 mem_ckに切り上げられます。さらに、各コントローラクロックは、コントローラクロックごとに発生する各mem_ckサイクルのフェーズである4つのフェーズに分割できます。コントローラーは、各コントローラーのクロック・サイクルのフェーズ 1 で行コマンドを送信し、フェーズ 3 で列コマンドを送信するように設計されています。これにより、tRCDにさらに2 mem_ckの遅延が追加されます。この例では、tRCD の最終遅延は 12 2 または 14 mem_ckです。

    関連製品

    本記事の適用対象: 15 製品

    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
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    Cyclone® V GX FPGA
    Arria® V ST SoC FPGA
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    Arria® V GT FPGA
    Cyclone® V SE SoC FPGA
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    Stratix® V E FPGA

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