記事 ID: 000077024 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Quartus®デザインで 2 つのクロックド・ビデオ出力 (CVO) II IP コアがインスタンス化されている場合、インテル® Quartus®合成コンパイルに「sdi_cvo_rden」ポートエラーが見つからないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • クロックド・ビデオ出力 II (4K 対応) インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime Pro バージョン 19.2 以降のソフトウェアの問題により、クロックビデオ出力 (CVO) II IP コアで 「ビデオに組み込む」オプションをオンにすると、sdi_cvo_rdenポートを利用できます。

    コンパイルのインテル® Quartus®合成段階では、2 つ以上の CVO II IP がインテル® Quartus®デザインでインスタンス化されている場合、「sdi_cvo_rden」ポートエラーが発生しません。

    解決方法

    この問題に対する回避策はありません。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 20.2 以降修正されています。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Agilex™ FPGA & SoC FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。