記事 ID: 000076783 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/12/14

インテル® Stratix® 10 FPGAまたは® インテル Agilex 7 デバイスを使用する場合、JTAG のmaster_reset出力がマスター・ブリッジ・コンポーネントAvalonに関して既知の問題がありますか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    JTAG - Avalon マスター・ブリッジ・インテル® FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン20.4以前の既知の問題により、JTAGからマスターブリッジコンポーネントへのmaster_reset出力は不安定で、インテル® Stratix®10 Avalon FPGAまたはインテル Agilex® 7デバイスで使用すると、スプリアスなリセットアサーションが作成される可能性があります。

これは、このアシンクロナス・リセット出力を生成する JTAG ロジックがコンフィグレーション後にリセットされず、レジスターの初期状態が不明なので、このリセット出力の動作は、デバイス・コンフィグレーション後に予測できないためです。

解決方法

インテル® Stratix® 10 FPGAまたはインテル Agilex 7 デバイスを使用する場合は、JTAG のmaster_reset出力をリセットソースとしてマスター・ブリッジ IP をAvalon®しないでください。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。