記事 ID: 000076773 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

インテル® Quartus® II ソフトウェアによって NC に移行する I/O ピンは、Arria V デバイス、Cyclone V デバイス、または Stratix V デバイスを対象とするデザインをコンパイルする際に、どのように構成されていますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Arria® V、Cyclone® V、または Stratix® V デバイスを対象としたデザインをコンパイルする際に、移行デバイスを選択した状態で NC に移行する IO ピンは、プロジェクトのデバイス全体の未使用ピン設定に従って構成されます。 インテル® Quartus® II ソフトウェアで使用できます。デフォルトでは、これは「弱いプルアップで入力トライステートとして」に設定されています。

関連製品

本記事の適用対象: 15 製品

Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Cyclone® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。