インテル® Arria® 10 または インテル® Stratix® 10 デバイスを対象とした JESD204B デザイン例では、ATX PLL コンポーネントが CDR クロック周波数と同じリファレンス・クロック周波数を共有します。
デュプレックス・モード (データパス: デュプレックス) の場合、IP パラメーター・エディターの PLL/CDR リファレンス・クロック周波数 ドロップダウン・メニューから有効なリファレンス・クロックを選択できます。
単方向 TX モード (データパス: トランスミッター) の場合、ドロップダウン・メニューは選択できません。デザイン生成例では、以前の有効なリファレンス・クロック周波数をドロップダウンから取り出します。デザインの生成時に、エラーが発生する可能性があります。
単方向 TX デザイン例の生成でこのエラーを回避するには、JESD204B IP パラメーターを構成する際に、以下の手順に従ってください。
希望の データレートを入力します。
PLL / CDR リファレンス・クロック周波数 ドロップダウン**から有効なリファレンス・クロックを選択します。
データ パスを選択: トランスミッター
残りのパラメーターを構成します。
** ATX PLL の有効なリファレンス・クロック周波数については、インテル Arria® 10/インテル® Stratix® 10 デバイス・データシートを参照してください。
この問題は、インテル® Quartus® Prime Pro ソフトウェア・バージョン 17.1 以降で修正されています。