記事 ID: 000076672 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

低レイテンシー 10G イーサネット MAC インテル® FPGA IP生成されたデザイン例のシミュレーションに失敗する原因

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime Pro ソフトウェア・バージョン 19.3 に問題があるため、低レイテンシー 10G MAC インテル® FPGA IP生成されたデザイン例では、上記の問題が発生する可能性があります。これは、シミュレーションモデルが有効なデータの代わりに「X」(未定義)を出力するため、ブロックロック信号がディザス状態になり、シミュレーションが停止するためです。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 19.4 以降修正されています。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Cyclone® 10 GX FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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