記事 ID: 000076637 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/04/06

インテル® Stratix® 10 SerialLite III ストリーミングのデザイン例は、fPLL エラーのためコンパイルできません。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Serial Lite III ストリーミング・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Stratix® 10 SerialLite III IP コア・ストリーミングのデザイン例を使用する場合、使用しているトランシーバーのリファレンス・クロック周波数に応じて、以下の fPLL エラーが表示される場合があります。

    エラー: altera_sl3_fpll.altera_sl3_fpll: 自動モードの K 制限に違反しています。このエラーの最も一般的な発生は、refclk と出力周波数の組み合わせが整数モードで合成でき、ユーザーがフラクショナルモードを選択した場合です。

     

     

    解決方法

    この問題を回避するには、altera_sl3_fpll.ip ファイルを手動で変更して再生成します。

    Qsys を使用して、以下にあるデザイン例 FPLL ファイルを開いて編集します。

    \ed_synth\altera_sl3_fpll.ip

    「フラクショナルモードを有効にする」オプションを選択し、IP を再生成し、再コンパイルします。

    この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 17.1 で修正されました。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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