記事 ID: 000076623 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

シミュレーションで約 1.7 秒後に、インテル® FPGAトリプルスピード・イーサネット IP コアのrx_clk出力とtx_clk出力の両方が停止するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® FPGAトリプルスピード・イーサネット IP コアのシミュレーションモデルに問題があるため、シミュレーションで約 1.7 秒後にインテル® FPGAトリプルスピード・イーサネット IP コアのrx_clk出力とtx_clk出力の両方が停止します。
これは、内部の 32 ビット・クロック・カウンターの MSB が切り替えないためです。
この問題はシミュレーションでのみ発生します。

解決方法

この問題の回避策はありません。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションバージョン 21.1 以降修正されています。

関連製品

本記事の適用対象: 3 製品

Cyclone® V FPGA & SoC FPGA
Arria® V FPGA & SoC FPGA
Stratix® V FPGA

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