クリティカルな問題
インテル® FPGAトリプルスピード・イーサネット IP コアのシミュレーションモデルに問題があるため、シミュレーションで約 1.7 秒後にインテル® FPGAトリプルスピード・イーサネット IP コアのrx_clk出力とtx_clk出力の両方が停止します。
これは、内部の 32 ビット・クロック・カウンターの MSB が切り替えないためです。
この問題はシミュレーションでのみ発生します。
この問題の回避策はありません。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションバージョン 21.1 以降修正されています。