記事 ID: 000076518 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/27

エラー(18090): 外部メモリーと PHYLite インターフェイスは、同じ I/O 列に制約がある場合、共通のクロック信号とリセット信号を共有する必要があります。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイスインテル® Arria® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェアのバージョン 19.2 以前の問題により、同じ I/O 列で複数のインテル Arria® 10 EMIF IP で同じクロックを共有したり、信号をリセットしたりしていない場合にフィッターエラーメッセージが表示されることがあります。このメッセージは不正であり、インテル Arria 10 EMIF IP ユーザーガイドに記載されているガイドラインに従うことができます。複数のインターフェイスを同じ I/O 列に配置するには、各インターフェイスのグローバル・リセット信号 (global_reset_n) がすべて同じ入力ピンまたは信号から送信されていることを確認する必要があります。

     

    解決方法

    この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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